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IDT70V37L
High-Speed 3.3V 32K x 18 Dual-Port Static RAM
Waveform of Interrupt Timing (1,5)
t WC
Industrial and Commercial Temperature Ranges
ADDR "A"
INTERRUPT SET ADDRESS
(2)
t AS
(3)
t WR
(4)
CE "A"
R/ W "A"
t INS
(3)
INT "B"
4851 drw 15
t RC
ADDR "B"
INTERRUPT CLEAR ADDRESS
(3)
t AS
(2)
CE "B"
OE "B"
t INR (3)
INT "B"
4851 drw 16
NOTES:
1. All timing is the same for left and right ports. Port “A” may be either the left or right port. Port “B” is the port opposite from port “A”.
2. Refer to Interrupt Truth Table.
3. Timing depends on which enable signal ( CE or R/ W ) is asserted last.
4. Timing depends on which enable signal ( CE or R/ W ) is de-asserted first.
5. Refer to Truth Table I - Chip Enable.
Truth Table IV — Interrupt Flag (1,4,5)
Left Port
Right Port
H
L
H
R/ W L
L
X
X
X
CE L
L
X
X
L
OE L
X
X
X
L
A 14L -A 0L
7FFF
X
X
7FFE
INT L
X
X
(3)
(2)
R/ W R
X
X
L
X
CE R
X
L
L
X
OE R
X
L
X
X
A 14R -A 0R
X
7FFF
7FFE
X
INT R
L (2)
(3)
X
X
Function
Set Right INT R Flag
Reset Right INT R Flag
Set Left INT L Flag
Reset Left INT L Flag
NOTES:
1. Assumes BUSY L = BUSY R =V IH .
2. If BUSY L = V IL , then no change.
3. If BUSY R = V IL , then no change.
4. INT L and INT R must be initialized at power-up.
5. Refer to Truth Table I - Chip Enable.
13
6.42
4851 tbl 16
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